芯片制造的核心工艺：一文看懂薄膜沉积

强驴

2022-05-30 10:10·半导体行业观察

来源：内容由半导体行业观察（ID：icbank）转载自公众号招商电子，作者：鄢凡团队，谢谢。

芯片是由一系列有源和无源电路元件堆叠而成的3D结构，薄膜沉积是芯片前道制造的核心工艺之一。从芯片截取横截面来看，芯片是由一层层纳米级元件堆叠而成，所有有源电路元件（例如晶体管、存储单元等）集中在芯片底部，另外的部分由上层的铝/铜互连形成的金属层及各层金属之间的绝缘介质层组成。芯片前道制造工艺包括氧化扩散、薄膜沉积、涂胶显影、光刻、离子注入、刻蚀、清洗、检测等，薄膜沉积是其中的核心工艺之一，作用是在晶圆表面通过物理/化学方法交替堆叠SiO2、SiN等绝缘介质薄膜和Al、Cu等金属导电膜等，在这些薄膜上可以进行掩膜版图形转移（光刻）、刻蚀等工艺，最终形成各层电路结构。由于制造工艺中需要薄膜沉积技术在晶圆上重复堆叠薄膜，因此薄膜沉积技术可视为前道制造中的“加法工艺”。

薄膜沉积是决定薄膜性能的关键，相关工艺和设备壁垒很高。芯片制造的关键在于将电路图形转移到薄膜上这一过程，薄膜的性能除了与沉积材料有关，最主要受到薄膜沉积工艺的影响。薄膜沉积工艺/设备壁垒很高，主要来自：第一，芯片由不同模块工艺集成，薄膜沉积是大多数模块工艺的关键步骤，薄膜本身在不同模块/器件中的性能要求繁多且差异化明显；第二，薄膜沉积工艺需要满足不同薄膜性能要求，新材料出现或器件结构的改变要求不断研发新的工艺或设备；第三，更严格的热预算要求更低温的生长工艺，薄膜性能不断提升要求设备具备更好集成度，另外，沉积过程还要考虑沉积速率、环境污染等指标。下面几节，我们从薄膜种类与应用、芯片制造模块工艺、性能指标等角度来阐释薄膜沉积行业的高壁垒。

2、薄膜主要分为半导体、介质、金属三大类，薄膜种类针对不同场景有不同侧重

常见的薄膜主要分为半导体、介质、金属/金属化合物薄膜三大类，特点在于沉积材料与不同场景下应用的复杂多样，并且材料的进步伴随制程等的演变，推动薄膜沉积工艺/设备不断研发。

1）半导体薄膜：应用范围有限，主要用于制备源/漏极的沟道区、单晶外延层和MOS栅极等。分为单晶硅、多晶硅、非晶硅等，其中多晶硅（Poly-Si）主要用于MOS的栅极等，单晶硅一般采用外延法制备，在单晶表面生长出完全排列有序的单晶体层，非晶硅/锗硅（α-Si/SiGe）主要用于光伏领域和填充半导体前段工艺源/漏的沟道区。

2）介质薄膜：应用范围最广泛，主要用于前段的浅槽隔离、栅氧化层、侧墙、阻挡层、金属层前介质层，后段的金属层间介质层、刻蚀停止层、阻挡层、抗反射层、钝化层等，也可以用于硬掩膜。介质薄膜是一类具备绝缘性质的薄膜，主要用来掩蔽芯片任何器件/金属间杂质相互扩散，因此应用范围最为广泛。介质薄膜沉积主要需要考虑薄膜厚度、台阶覆盖率、致密性等。最常见的介质薄膜包括氧化硅、氮化硅、低/高介电常数材料等。

①掺杂的/不掺杂的SiO2：应用最广泛的介质薄膜，最主要用于浅槽隔离（Shallow Trench Isolation，STI）、多晶硅栅的栅氧化层与侧墙、层间介质层、阻挡层、硬掩膜等。由于Si元素丰富且SiO2拥有高熔点，允许更宽的工作温度范围，因此SiO2应用最广泛。沉积过程中，SiO2要求足够薄，防止应力作用产生裂纹，同时要满足一定台阶覆盖率要求，尤其是在电极引线和元件互连时的覆盖率。SiO2可以通入硅烷与氧气制备，也可以通入TEOS（Si(OC2H5)4，四乙氧基硅烷）与氧气/臭氧制备，TEOS-SiO2的薄膜性能更好；而在SiO2中掺入杂质可以形成例如对特定离子更好的隔离效果、使薄膜具备更好的填孔能力等特性，常见的如在SiO2中掺入磷杂质形成磷硅玻璃（Phospho-silicate Glass，PSG）或者同时掺入磷杂质和硼杂质形成硼磷硅玻璃（Boro-phospho-silicate Glass，BPSG），一般用于金属前介质层（Pre-metal dielectric，PMD）；也可以掺入N元素形成氮氧化物，可用于栅氧化层、硬掩膜、抗反射涂层等；

②SiN/Si3N4：绝缘性能好，用于钝化层、刻蚀停止层、硬掩膜、侧墙等工艺。Si3N4的特点是相较SiO2的结构更致密、化学稳定性高，因此更适合用于钝化层和刻蚀停止层等用于掩蔽离子扩散，制备难点在于颗粒的控制；但Si3N4的介电常数很高，一般不作为层间介质（intern-metal dielectric，ILD），否则会导致导体之间产生大的电容；

③低介电常数（k）介质：在后段PMD中用来替代传统SiO2。后段金属层级金属层间介质中，电路导线电阻用R表示，寄生电容用C表示，由于R与导体的横截面积呈反比，C与电容极板的距离呈反比，因此随着制程微缩，布线之间的距离减小，电容与电阻均变大，产生RC信号延迟造成信号失真，影响芯片工作速度。因此需要降低R与C，R=ρL/S，ρ是电阻率，L是导线长度，S是横截面积，由于增大导体横截面积不利于制程微缩，因此降低R的办法是选取电阻率更低的导体，比如用Cu替换Al，而在Cu布线之后，很难选择其他导体替代Cu来继续降低电阻；C=kA/d，A是横截面积，d是电介质膜层厚度，降低横截面积会导致电阻R增加，增加电介质膜层厚度会导致间隙填充更加困难，因此降低C的办法通常是降低k值，采用低k材料（例如掺杂氟元素等形成的有机材料）替代SiO2，低k介质的工艺壁垒在于保证薄膜较薄同时实现足够的机械强度、高均匀性等；

④高k介质（HFO2、HfSiOx、HfSiON等）：用于在栅极氧化层中替代多晶硅栅中的SiO2。晶体管尺寸不断减小，需要维持足够栅电容来保证栅控能力，因此要求栅氧化层厚度继续减薄，然而在栅氧化层物理厚度减薄到低于1.5nm时，器件漏电流大幅增加，因此需要用高介电常数k的介质替代SiO2来维持栅极保持高电容，这样可以在等效栅氧厚度（Equvalent Oxide Thickness，EOT）持续缩小的前提下，使栅介质的物理厚度相对较大，来减少栅介质漏电流；

3）金属及金属化合物薄膜：金属薄膜主要用于金属栅极、金属层、焊盘，金属化合物薄膜主要用于阻挡层、硬掩膜等。金属薄膜包括Al、Cu等，具备良好导电性，用于制作电极、导线、超导器件等，关键在于保证沉积速率同时沉积的金属薄膜满足较好的导电性；金属化合物薄膜包括TaN、TiN等。

①Al/Cu导线：用于金属籽晶层与金属导线，Al也可以作为金属栅极。0.13um以上的制程普遍使用Al作为导线，但在0.13um以下制程，由于Cu电导率更高，为了减小RC延迟，用Cu替代Al作为导线，既可以保证较高的电导率，同时还能通过减薄厚度降低电容；

②钨（W）：主要用于接触孔和通孔，也可以用于金属栅极。接触孔（Contact）用于将前段工艺制备的晶体管和后段工艺的第一层金属层连接，通孔（Via）用于将相邻金属层之间的连接，由于PVD制备的Al和Cu台阶覆盖率较低，而采用CVD方法沉积的W台阶覆盖率高，具有填充高深宽比通孔的能力，但是W的电阻率较高，因此W不能用于金属互连层，专门用来填充接触孔和通孔；

③TiN/TaN/Ta/Ti等金属化合物：主要用于阻挡层和金属栅极。在前段接触孔和后段通孔外部需要沉积一层阻挡层，用于阻挡W的扩散，在后段Al/Cu金属层外侧也需要制备一层阻挡层来阻止Al/Cu向介质层扩散；

④WSi2、TiSi2、CoSi2、NiSi等金属硅化物：主要用于在栅/源/漏极上层的硅化物层。在前段工艺源极、栅极、漏极上面沉积一层金属硅化物，可以降低各电极的电阻，也可以降低栅极对金属层的电阻。

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3、逻辑/存储芯片由多重模块堆叠，模块复杂性构筑薄膜沉积工艺技术高壁垒

芯片工艺分为前道制造和后道封装两个部分，其中前道制造工艺又分为前、中、后三段工艺，前段和后段工艺分别形成晶体管等器件和金属布线，中段工艺用于将二者连接。

1）前段工艺（Front end of line，FEOL）：形成芯片底层晶体管等有源MOS器件的过程，主要包括浅槽隔离、源漏极、栅极、侧墙等。在其中，薄膜沉积的主要壁垒在于实现浅槽隔离中薄膜的填充和栅氧化层的厚度减薄等。

①浅槽隔离（STI）：使用薄膜主要为SiO2，薄膜沉积的壁垒在于填充过程中不会在沟道内部残留孔隙。STI目的是在Si衬底上划分出制备晶体管的区域，保证不同晶体管工作过程中不会相互干扰。STI的角度和深度不同对器件特性造成很大影响，同时随着制程进步，要求沟槽深宽比逐渐增大，因此要求刻蚀能够精准控制沟道深度，也需要保证沉积之后被填充的沟道内部不会残留孔隙而影响隔离效果。另外，由于沟槽区域尺寸差异较大，对CMP工艺也有所挑战；

②源漏沟道工艺：使用非晶硅/锗硅填充沟道区，使用TEOS-SiO2和Si3N4等形成侧墙。沟道工艺是IC的核心工艺之一，确定了晶体管的基本性质，主要工艺是在离子注入形成源极/漏极；在1980s，为了改善短沟道效应（沟道缩小引起的载流子速度饱和，器件性能减弱）而引入侧墙，需要在栅极侧面形成并靠近源漏，防止源漏区的离子对栅极造成污染，关键在于对侧墙厚度精确控制，同时要求侧墙保持较好的隔离效果；对于40nm以下的工艺，通过外延法制备α-Si/SiGe可以对沟道区施加应力，可以提高MOSFET的开关速度；

③栅极工艺：集成电路工艺中最关键的步骤，直接影响IC性能，主要用多晶硅/金属作为栅极，用SiO2、SiON、高k介质（HFO2、HfSiOx、HfSiON等）作为栅氧化层，其中薄膜沉积的壁垒在于保证栅氧化层尽可能薄。栅极制作中需要用到最先进的光刻、刻蚀与薄膜沉积工艺及设备，一般在45nm以上制程中，使用氧化方法制备SiO2作为栅氧化层，在栅氧化层上通过CVD方法沉积多晶硅并经过刻蚀形成多晶硅栅；制程进步要求栅氧化层不断减薄来维持栅电容，但在45nm以下制程之后，栅氧化层厚度低于1.5nm，器件漏电流大幅增加，不得不选用介电常数更高的高k介质替代传统SiO2作为栅氧化层，相当于在维持同样栅电容同时增加了等效栅氧化层厚度，同时，由于金属/金属化合物可以降低电阻率等，避免多晶硅栅的耗尽效应，在45nm制程之后逐渐替代多晶硅作为栅极；

④硅化物层：使用WSi2、TiSi2、CoSi2、NiSi等。在源漏沟道区或者多晶硅栅极上沉积一层硅化物层，可以降低接触电阻，最早发展起来的是WSi2，后来在0.25um以上IC中主要使用TiSi2，在0.25um-65/45nm制程中使用CoSi2替代TiSi2，在65/45-14nm和14nm以下制程中分别用NiSi和低温Ti-Si作为硅化物层；

2）中段工艺：包括金属前电介质层（PMD）、阻挡层、接触孔等。中段工艺主要作用是连接前段器件与后段第一层金属，主要壁垒在于对接触孔钨栓塞的刻蚀和沉积。

①PMD：使用TEOS-SiO2、PSG/BPSG等填充。用CVD方法沉积一层PMD，防止前后段工艺间杂质相互扩散；

②阻挡层和接触孔：使用Ti/TiN等作为阻挡层，使用钨填充接触孔。先刻蚀出接触孔的形状，为了防止刻蚀过程中对接触孔底层材料的损伤，需要在介质层中加入Ti/TiN等作为阻挡层；最后生长钨填充接触孔，钨栓塞的形成是实现前段后段导通的最关键步骤，形成质量较差会导致互连电阻增大，影响器件性能，所以关键是刻蚀的高选择比（保证刻蚀完而不损伤下层材料）和薄膜沉积的上下均匀性，防止由于上层沉积速率比下层快而形成孔洞。

3）后段工艺（Back end of line，BEOL）：主要壁垒在于保证层间介质、钝化层等薄膜的致密性、均匀性等。后段工艺指形成能将电信号传输到芯片各个器件的互联线，包括金属间介质层沉积、金属线条形成、引出焊盘等工艺，按照功能不同，分类如下：

①金属间介质层（IMD）/阻挡层/钝化层等：一般用SiO2及低k介质制作IMD，使用Ti/TiN/TaN/Ta等作为阻挡层，使用Si3N4等作为阻挡层，要求沉积的薄膜致密性好，隔离能力强。IMD/阻挡层薄膜主要防止不同金属层或者导线与介质层之间杂质的相互扩散，钝化层用来防止最后一层金属在封测过程中受到污染，因此要求薄膜的致密性好，隔离和绝缘能力强，其中阻挡层还要求厚度很薄（8nm）并且与铜和介质材料的粘附性都很好；

②金属籽晶层与金属层：使用W/Al/Cu作为籽晶层，Al/Cu作为金属布线，要求沉积的导线电阻率低、导电能力强。在创建金属互连层过程中，沉积扩散阻挡层是第一步，用于防止层间介质层的金属污染；电镀方法沉积的金属较PVD法具有更低的电阻率和更好的填充特性，因此一般用电镀沉积后段金属层，但是电镀不能在高电阻的阻挡层上面成核，需要先使用PVD方法在阻挡层上沉积的一层W/Cu，用作电镀Cu等金属前的种子层；最后采用电镀方法在籽晶层上面填充Al/Cu等金属核，起到金属互连的作用；

③硬掩膜（Hardmask）：使用SiO2、Si3N4、TiN、非晶碳（ACHM）等，主要用于多重曝光工艺等。在制程进步到90nm以下时，光刻尺寸越来越小，需要在晶圆表面形成硬掩膜层配合光刻胶形成掩膜图形，之后通过刻蚀将其去除。传统的硬掩膜层为SiO2、Si3N4等，硬度比较有限，逐渐被金属硬掩膜例如TiN、掺杂碳的非晶硅（ACHM）等替代；

④焊盘（pad）：主要使用Al/Cu/合金，要求沉积的薄膜硬度足够高。焊盘位于钝化层的上方，用于将芯片中最后一层金属层和PCB板键合起来。焊盘一般为Al/Cu/合金衬垫（pad），需要承受住检测或者键合带来的机械压力。

在3D NAND中，底层采用氧化物-氮化物重复堆叠形成ON Stack，薄膜壁垒较高，要求厚度和组分均匀，沟道-介质界面缺陷密度低。在20nm工艺节点之后，传统的平面浮栅NAND因受到邻近浮栅-浮栅的耦合电容干扰而达到微缩的极限，为了实现更高的存储容量，NAND工艺开始向三维堆叠方向发展。在3D NAND FEOL工艺中，在完成CMOS的源漏极之后，开始重复沉淀多层氧化硅/氮化硅形成ON叠层（ON Stack），接下来进行光刻和沟道超深孔刻蚀（深宽比至少大于30:1），沉淀高质量的多晶硅薄膜和沟道深孔填充并形成栅衬垫阵列（Gate Pad），然后进行一系列的光刻、刻蚀、离子注入、沉积栅介质层、沉积栅极等工艺，最后进行BEOL工艺。

在DRAM中，槽式/堆叠存储单元（Cell capacitor）向高深宽比发展，提高沉积难度。当前DRAM每个存储单元为1T1C（1 Transistor+1 Capacitor）结构，即由1个晶体管和1个电容构成，按照电容在晶体管之前和之后形成（即电容分别位于晶体管的下方和上方）可分为堆叠式电容（Stacked Capacitor）和沟槽式电容（Trench Capacitor）。1）沟槽式DRAM：先在基板上刻蚀出沟槽，然后在沟槽中沉积出介电层以形成电容器，然后在电容器上方制造出栅极，构成完整的DRAM cell。由于沟槽式DRAM不会影响CMOS晶体管特性，因此适合将DRAM和逻辑电路集成在一起，形成eDRAM。在沉积工艺时，由于沟槽的开口越来越细，要在沟槽里面沉积足够的介电材料，形成容值足够高的电容也更难；2）堆叠式DRAM：存储单元在前段工艺（FEOL）之后形成，主要用于制造独立式的高密度DRAM。电容结构逐渐从圆柱形变为柱形，需要对高深宽比进行构图，同样提高了沉积难度。

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4、沉积设备注重工艺稳定性以保证膜质性能，未来向低温、更高集成度方向发展

评价薄膜性能指标包括均匀度、厚度、台阶覆盖率、成膜速率等，同时还要考虑反射率、颗粒情况等。

1）良好的台阶覆盖能力。台阶覆盖能力指在硅片表面各个方向上厚度一致，实际工艺中，容易在尖角处以及沿着垂直侧壁到底部的方向出现厚度不均的情况，造成台阶底部断裂；

2）填充高深宽比间隙的能力。深宽比被定义为间隙的深度和宽度的比值，典型的高深宽比是金属层之间介质中的通孔，难于形成厚度均匀的膜，并且容易产生夹断和空洞，降低芯片可靠性和良率；

3）良好的厚度均匀性。要求硅片表面各处薄膜厚度一致，材料的电阻会随薄膜厚度的变化而变化，但是膜层越薄，膜本身机械强度降低等；

4）高纯度和高密度。需要避免沾污物和颗粒，要求洁净的薄膜沉积过程和高纯度的材料；膜密度表示膜层中针孔和空洞的密度，反映薄膜致密性；

5）高度的结构完整性和低的膜应力。沉积中要控制晶粒的尺寸，同时确保沉积的薄膜较薄，防止薄膜间的应力导致硅片衬底变形、开裂、分层等；

6）对衬底材料或者下层薄膜保持良好的粘附性。粘附性为了避免薄膜分层和开裂，防止因开裂导致杂质的进入。粘附性主要由表面洁净程度、薄膜及合金的材料等决定。

设备更多考虑工艺稳定性，未来发展趋势是低温反应、高集成度等。①工艺稳定性：评价薄膜性能除了均匀度、厚度、台阶覆盖率、成膜速率等之外，还要考虑反射率、颗粒情况等。薄膜沉积设备首先要关注工艺稳定性，要保证设备在同一高水准下生产，同时设备开机率保持高位，例如AMAT等海外巨头的CVD设备开机率高达90%以上（即工作寿命内一年仅有10%的时间停机检修），同时在各个腔体间的匹配度保持一致；对于国内设备厂商来说，由于国内产线大多仍使用海外设备，因此国内设备厂在还要考虑各个维度上和国际设备厂商设备进行匹配，才能达到量产的标准；②未来薄膜设备趋向于低温反应与更高集成度：薄膜越来越严格的热预算限制要求更低温的薄膜生长工艺；同时，为了更好控制不同薄膜的生长，设备平台的系统集成度会更高，例如金属互连层的制备需要将不同的工艺腔室集成在一个平台上，对设备平台自动化控制等提出更高要求，例如通过多反应腔室沉积不同材料，通过冷却腔冷却加工后的硅片，实现不同薄膜的连续沉积；三维器件结构要求薄膜具备更好的台阶覆盖率、更强的沟槽填充能力和更精确的膜厚度控制等。

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二、物理与化学沉积设备相互补充，薄膜沉积设备细分品类不断迭代

薄膜的制备需要不同技术原理，因此导致薄膜沉积设备也需要不同技术原理，物理/化学等不同沉积方法相互补充。薄膜沉积工艺主要分为物理和化学方法两类，1）物理方法：指利用热蒸发或受到粒子轰击时物质表面原子的溅射等物理过程，实现物质原子从源物质到衬底材料表面的物质转移。物理方法包括物理气相沉积（Physical Vapor Deposition，PVD）、旋涂、电镀（
Electrondeposition/Electroplating，ECD/ECP）等，其中PVD又分为真空蒸镀、溅射两大方法；2）化学方法：把含有构成薄膜元素的气态反应剂或液态反应剂的蒸汽，以合理的气流引入工艺腔室，在衬底表面发生化学反应并在衬底表面上沉积薄膜。化学方法包括化学气相沉积（Chemical Vapor Deposition，CVD）和外延（Epitaxy，EPI）等，CVD按照反应条件（压强、温度、反应源等）不同又可分为常压CVD（APCVD）、低压CVD（LPCVD）、等离子增强CVD（PECVD）、次常压CVD（SACVD）、高密度等离子体CVD（HDP-CVD）、流体CVD（FCVD）、原子层沉积（ALD）、外延等。物理和化学方法相互补充，物理方法主要用于沉积金属导线及金属化合物薄膜等，而一般的物理方法无法实现绝缘材料的转移，需要化学方法通过不同气体间的反应来沉积，另外部分化学方法也可以用来沉积金属薄膜。

1、物理气相沉积设备：主要沉积金属等薄膜，用于籽晶层、阻挡层、硬掩膜、焊盘等

PVD主要用来沉积金属及金属化合物薄膜，最主要用于金属互连籽晶层、阻挡层、硬掩膜、焊盘等。普通真空蒸镀和直流溅射方法只能沉积金属或导电薄膜，而不适用制备绝缘体薄膜，原因在于当正离子轰击绝缘体靶材表面时，会把动能传递给靶面，但正离子本身却留在了靶材表面聚集，这些正离子产生的电荷产生的电场会对射向靶材表面的离子产生排斥，从而迫使溅射过程停止。一些高频溅射，例如射频溅射，也可以实现溅射绝缘材料。评价PVD工艺的主要参数包括尘埃数量，以及形成薄膜的电阻值、均匀性、反射率、厚度和应力等。

PVD分为蒸镀和溅射两大类，初期真空蒸镀占据主流，后来由于不能蒸发一些难熔金属和氧化物材料，因此逐步被溅射取代，同时由于薄膜性能要求等不断升高，溅射PVD不断改进或迭代，目前应用最广泛的是磁控溅射PVD。真空蒸镀和溅射方法分别采用热蒸发或受到粒子轰击时物质表面原子的溅射等物理过程，实现物质原子从源物质到衬底材料表面的物质转移，这一过程不涉及化学反应。磁控PVD按照激励源及溅射方式的不同也分为直流溅射DCPVD、射频溅射RFPVD、磁控溅射PVD、离子化PVD等。

1）真空蒸镀（Vacuum Evaporator）工艺

真空蒸镀是最早用于金属薄膜制造的主流工艺，技术应用距今超100年历史，一般用于中小规模半导体集成电路。真空蒸镀原理是对金属材料进行加热使之沸腾后蒸发并沉积到硅片表面。该方法优点在于工艺简单、操作容易，所以制备的薄膜纯度较高，生长机理简单，但是形成的薄膜台阶覆盖率和粘附能力都较差，所以热蒸发法只限于早期的中小规模集成电路制造。

针对真空蒸镀方法改进的电子束蒸镀可以实现超大规模集成电路（ULSI）上的金属薄膜等沉积。电子束蒸镀工艺的优点是蒸发速度快、无污染、可精确控制膜厚等，可以实现ULSI上的金属薄膜沉积，但是在ULSI工艺中的通孔、接触孔等，使用电子束蒸发无法进行孔内的金属覆盖。

2）溅射工艺

①直流溅射DCPVD：靶材只能是导体，主要用于沉积金属栅。DCPVD是利用电场加速带电离子，使离子和靶材表面原子碰撞，将后者溅射出来射向衬底，从而实现薄膜的沉积。使用DCPVD溅射绝缘材料时会导致正电荷在靶材表面积累，靶材的负电性减弱直至消失，导致溅射终止，因此不适用绝缘材料沉积，解决该问题的办法是使用RFPVD或者CVD；另外，DCPVD启辉电压高，电子对衬底的轰击强，解决该问题的办法是使用磁控溅射PVD。

②射频溅射RFPVD：适合各种金属和非金属材料。RFCVD采用射频电源作为激励源，轰击出的靶材原子动能较DCPVD更小，因此既可以沉积金属也可以沉积非金属材料，但由于台阶覆盖率能力不如CVD，一般多用CVD沉积绝缘材料；RFPVD在改变薄膜特性和控制粒子沉积对衬底损伤方面有独特优势，因此可以用来配合直流磁控PVD使用，来降低DCPVD对圆片上的器件的损伤。

在实际应用中，RFPVD主要沉积金属栅或者配合磁控溅射PVD使用来降低器件损伤。AMAT的Endura AVENIR RFPVD集成了PVD和PECVD的功能，主要用于22nm以下的金属栅极和高k栅氧化层和接触硅化物，在金属栅极应用中，可以实现可控的高均匀度连续薄膜沉积（<1nm）；在接触硅化物等应用中，可以减轻损伤风险，取得更均匀的等离子体密度分布，实现更好的底部覆盖和更高的均匀度。

③磁控溅射PVD：在当前金属薄膜PVD中处于主导地位，是对平面型DCPVD的改进。磁控溅射是一种在靶材背面添加磁体的PVD方式，利用溅射源在腔室内形成交互的电磁场，延长电子的运动路径进而提高等离子体的浓度，最终实现更多的沉积。磁控PVD等离子体浓度更高，可以实现极佳的沉积效率、大尺寸范围的沉积厚度控制、精确的成分控制等，在当前金属薄膜PVD中处于主导地位。

磁控溅射PVD主要用于Al金属籽晶层、TiN金属硬掩膜。磁控溅射PVD中的磁控DCPVD是应用最广泛的沉积方式，特别是对于平面薄膜的沉积，比如Al互连的金属层，但在Cu互连（CuBs）中应用减少，32nm以下的TiN硬掩膜又开启了这类技术的新应用。例如，在32nm以下节点，超低k介质材料（k<2.5）用于解决金属互连线距离过近的寄生电容效应，为了克服超低k介质材料机械强度低、不抗腐蚀的弱点，金属硬掩膜（Metal Hardmask）工艺应运而生，北方华创的exiTin H630 TiN系统专门针对55-28nm制程的12寸金属硬掩膜，主要由大气平台、多工位真空传输平台、可配置数量的去气腔室和工艺腔室（TiN）组成。

离子化PVD（Ionized-PVD）：为满足高深宽比通孔和狭窄沟道的填充能力，而对磁控DCPVD做出的改进。传统PVD无法控制粒子的沉积方向，在孔隙深宽比增加时，底部的覆盖率较低，同时顶部拐角处形成最薄弱的覆盖。离子化PVD为解决这一问题而出现，是对磁控溅射DCPVD的改进，可以控制金属离子的方向和能量，以获得稳定的定向金属离子流，从而提高对高深宽比通孔和狭窄沟道的台阶底部的覆盖能力。

离子化PVD主要用于Al的阻挡层、CuBs中的阻挡层和籽晶层，也可以和金属CVD结合用于沉积钨栓塞中的Ti粘附层。例如，北方华创eVictor AX30主要用于后道Al pad，为芯片中各器件提供电子信号、微连线等作用，主要用于Bond pad（焊盘）和Al interconnect工艺（Al内连线）工艺。目前典型的Al pad工艺厚度为1um，随着制程发展，Al pad厚度越来越厚，在28nm以下技术节点中，3um的厚铝成为主流，对高产能、高效率、低成本、低缺陷提出更高要求。

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3）电镀（
Electrodepositon/electroplating，ECD/ECP）

电镀是另外一种物理方法，作用是将一层金属的薄层镀到另一层金属上，主要用于后段工艺中对Cu等金属导线和通孔的填充。电镀此前用于工业镀膜，在铜互连出现后才用于半导体制作，电镀采用湿法化学品将靶材上的铜离子转移到硅片表面，在M-CVD/PVD法沉积完一层铜籽晶层之后，通过电镀方法在籽晶层上面填充Cu等金属。ECD/ECP优势在于形成的薄膜具备更低的电阻率和更好的填充特性，但最大的缺陷在于高深宽比的沟槽填充很不理想，原因在于沟槽不同部位的电流密度不均匀。

2、化学气相沉积设备：主要用于介质/半导体薄膜，广泛用于层间介质层、栅氧化层、钝化层等工艺

CVD最常用于沉积绝缘介质薄膜，用于前段的栅氧化层、侧墙、阻挡层、PMD等领域和后段的IMD、Barc、阻挡层、钝化层等领域，另外CVD也可以制备金属薄膜（如W等）。CVD指不同分压的多种气相状态反应物在一定温度和气压下发生化学反应来沉积薄膜。传统CVD工艺中，沉积薄膜一般为氧化物、氮化物、碳化物等化合物或多晶硅，在特定领域的薄膜生长采用的外延技术广义上也算CVD的一种。

介质薄膜所用的沉积材料种类和材料配比方式众多，因此CVD设备细分品类大大多于PVD设备。典型的CVD系统是A、B两种或几种气体通入腔室发生化学反应，选择的沉积材料或者每种沉积材料的配比都会影响薄膜特性，例如在制备SiO2时候，选择SiH4或TEOS均能制备，但TEOS作为反应气体沉积的SiO2薄膜致密性等要更好。因此，化学方法下有多种细分工艺，每一代CVD工艺的进步主要由制程迭代带来的材料和薄膜变化推动；晶圆厂一般也会根据所需沉积的薄膜种类不同，对CVD设备厂商提出定制化要求。

1）APCVD（Atmospheric Pressure Chemical Vapor Deposition）常压化学气相沉积

APCVD可用于制备单晶硅、多晶硅、二氧化硅、掺杂的SiO2（PSG/BPSG）等简单特性薄膜。APCVD是最早出现的CVD方法，反应压力为大气压，温度大约400-800℃左右，优势在于反应结构简单、沉积速率快，但缺点在于台阶覆盖率差，因此一般仅适用于在微米制程中制备简单的氧化硅等薄膜，用于层间介质层和钝化层等，在纳米制程中逐步被其他工艺替代。

2）LPCVD（Low Pressure Chemical Vapor Deposition）低压化学气相沉积

LPCVD是用于90nm以上的薄膜沉积主流工艺，用于制备SiO2和PSG/BPSG（ILD、STI、侧墙、栅氧化层等）、氮氧化硅（抗反射层等）、多晶硅、Si3N4（钝化层、刻蚀停止层、硬掩膜等）、多晶硅（栅极）等薄膜。LPCVD是指在27~270Pa的压力下进行的化学气相沉积。气体压力较低，薄膜生长速率能更好控制，相较APCVD，LPCVD方法沉积的薄膜台阶覆盖率等性能更好。LPCVD的缺点在于高温反应，薄膜密度以及填孔能力相对有限。

3）PECVD（Plasma Enhanced Chemical Vapor Deposition）等离子增强化学气相沉积

PECVD在制程进步到90-28nm时成为主流，用于沉积介质绝缘层和半导体材料。不同于APCVD/LPCVD使用热能来激活和维持化学反应，PECVD特点是借助微波或射频等使含有薄膜组成原子的气体电离，在局部形成等离子体，而等离子体的化学活性很强，容易发生反应，进而在衬底上沉积出所需薄膜。

PECVD突出优点是低温沉积，薄膜纯度和密度更高。PECVD反应压强与LPCVD相差不大，紧随着LPCVD技术而发展，但PECVD技术需要的等离子体能量反应温度较低（100~300℃），因此，可以在熔点更低的金属互连层上沉积二氧化硅等薄膜，另外PECVD沉积速率更快、台阶覆盖率更好，能够沉积大多数主流的介质薄膜、包括一些先进的low-k材料、硬掩膜等。

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4）ALD（Atomic Layer Deposition）原子层沉积

ALD采用单原子层逐层生长，既可用于低k介质也可用于金属栅极/高k金属化合物薄膜沉积。ALD是通过脉冲波进行单原子层膜逐层生长，将原子逐层沉积在衬底材料上，区别于传统CVD在于，CVD将不同反应气体同时导入腔室，ALD是让不同材料的脉冲波在不同时间到达晶圆表面，两种气体周期性地进行反应。ALD可分为等离子ALD（PE-ALD）和热ALD（Thermal-ALD），区别在于PE-ALD使用离子体前驱物，反应不需要加热， 器件损伤小，主要用于沉积低k材料等介质；Thermal ALD需要加热来发生反应，在高温下进行反应，沉积速率较快，薄膜致密性好，但是高温可能损伤薄膜，主要用于沉积金属栅极/高k金属化合物薄膜。

ALD特性在于台阶覆盖率极高，在45nm以下节点每一代制程进步均会扩大ALD应用场景。由于ALD逐层沉积原子，因此可以很好控制薄膜的厚度、成分和结构，同时台阶覆盖率和沟槽填充均匀性极佳，特别是在一些对生长温度及热预算有限制，以及对薄膜质量和台阶覆盖率有较高要求的领域。①45nm节点：为了减少器件的漏电流及多晶硅栅电极耗尽效应，传统的SiO2栅介质多晶硅栅电极，分别被ALD工艺生长的高介质材料及金属栅材料所取代；②28nm节点：ALD-W作为W-CVD生长的籽晶层在W栓塞工艺中得到应用；③14nm节点：3D FinFET和GAA结构引入，带来更加缩小的器件尺寸，对薄膜生长的热预算、致密度及台阶覆盖率有很高的要求，ALD技术有了更多的应用，例如ALD-Si3N4作为器件侧壁隔离层及ALD-SiO2作为自对准硬掩膜在双重光刻技术甚至四重光刻技术的应用；在DRAM电容及3D NAND的高深宽比结构中，需要ALD完成在深沟形成薄膜。

ALD沉积速率较慢，无法实现半导体领域大规模薄膜沉积，因此目前无法在成熟制程领域替代LPCVD/PECVD等方法。传统CVD工艺中，化学气体不断通入真空室内，因此沉积过程是连续的，而在ALD工艺过程中，则是将不同的反应前驱物以气体脉冲的形式交替送入反应室中，并非一个连续的过程。ALD将物质以单原子层的形式一层一层沉积在基底表面，每镀膜一次/层为一个原子层，镀膜10次/层约为1nm，因此ALD的缺点在于沉积速率较慢，不适合大规模生产，在45nm以上等成熟制程中相较LPCVD/PECVD工艺仍不具备成本或者沉积速率优势。

5）沟槽填充类CVD

沟槽填充类CVD主要包括SACVD、HDP-CVD、FCVD等，是专门用于沟槽、孔洞处薄膜填充的设备。

130-45nm制程：使用HDP-CVD方法用PSG填充金属前介质层、用SiO2填充STI等工艺。HDP-CVD（高密度等离子CVD）是PECVD的一种特殊形式，同时发生薄膜沉积和溅射，能够实现对沟槽和孔隙自下而上的填充，HDP-CVD沉积的薄膜致密度更高，杂质含量更低；

45-14nm：使用SACVD（次常压CVD）方法实现对STI（浅沟槽隔离）、PMD（金属前介质层）等沟槽的填充或薄膜的沉积。SACVD设备在次常压环境下反应，高压环境可以减小气相化学反应材料的分子自由程，通过臭氧在高温环境下产生高活性的氧自由基，增加分子间的碰撞，实现优越的填孔（Gap Fill）能力；

14nm及以下：采用FCVD（流体CVD）方法完成对细小沟槽的无缝隙填充。FCVD是远程等离子体沉积技术，反应前驱物定向引入反应腔室，对沟槽实现自下而上的填充，可以满足14nm以下制程要求的填孔能力。

6）外延系统（Epitaxy，EPI）

EPI指在单晶衬底上生长一层和衬底具有相同晶向的单晶薄膜材料，关键点在于反应腔室设计、气流方式及均匀性、温度均匀性和精度控制、压力控制与稳定性、颗粒和缺陷控制等。外延分为气相外延和分子束外延两种方法，硅片制造中为了改善器件性能通常在硅衬底上外延一层纯度更高、缺陷密度和氧、碳含量均低的外延层；也可以在高掺杂硅衬底上生长外延层防止器件的闩锁效应；外延层更先进的应用是通过在器件的源、漏和栅极区域沉积外延硅，减小接触电阻，提高芯片运行速度。

7）金属有机化学气相沉积（Metal-organic Chemical Vapor Deposition，MOCVD）

MOCVD用于LED等领域的单晶材料制备。主要用于制备半导体光电子、微电子器件等领域的GaAs、GaN、ZnSe等单晶材料，用于化合物半导体LED、激光器、高频电子器件和太阳能电池等领域。MOCVD优点为：①适用范围广：可生长多种化合物半导体，尤其适用于生长各种异质结构材料；②生长易于控制：可通过改变温度、流量、压力等生长参数来精确控制厚度、组分等；③重复性、连续性好：能重复生长大面积均匀性良好的外延层，便于大规模工业化生产。

MOCVD设备一般由气源供应系统、生长材料反应室、电气自动控制、尾气处理等系统组成，其中反应室系统是整个MOCVD设备的核心部分，是所有气体混合及反应的地方。未来MOCVD设备发展趋势是反应室加大、装片量增多，以适应LED等行业的规模化生产需求；另一个发展趋势是高温生长，制备紫外发光器件和功率器件等。

8）金属CVD（Metal-CVD）

M-CVD用于沉积钨及阻挡层等，特性是对孔隙和沟槽很好的台阶覆盖率。M-CVD是指特含金属前驱物的一类化学沉积技术，最早用于沉积钨，填充接触孔隙及存储器中的字线；随着技术迭代，孔隙尺寸变小，钨的阻挡层TiN的沉积方法从PVD转为CVD，为了防止对钛附着层的腐蚀及氯杂质，TiN的沉积不能使用TiCl4，因此一般转而采用M-CVD沉积TiN。

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三、全球薄膜沉积设备超200亿美金市场，制程进步/多层趋势驱动增长

1、全球薄膜沉积设备空间超200亿美元，下游晶圆厂扩产直接带动设备需求

全球薄膜沉积设备市场空间超200亿美金，大陆占比大约25%。全球资本支出中大约80%用于晶圆制造设备，根据SEMI数据，2021年全球半导体设备销售额大约1026亿美元，其中前道制造设备占比约80%，薄膜沉积设备占前道晶圆制造设备总投资的25%，据此测算2021年全球半导体薄膜沉积设备市场空间超200亿美元，同时Maximize Market预计到2025年全球市场空间有望达340亿美元。根据Maximize Market数据，2021年大陆薄膜沉积设备市场占比大约25%，市场空间超45亿美元。

CVD在薄膜沉积设备市场中占比最高，PECVD是最大的细分市场。CVD方法覆盖前段和后段工艺的大部分薄膜，是应用最广泛的薄膜沉积技术，CVD占整体市场大约75%，其中PECVD/ALD/LPCVD分别占整体市场33%/11%/11%；PVD最主要用于沉积金属薄膜，而金属薄膜用于后段工艺中的金属层和前段的金属栅极，应用场景相较CVD有限，PVD占整体市场比例大约19%；SACVD及其他设备最主要用于填孔，典型应用场景是浅槽隔离等，应用更为有限，占整体市场约6%。

晶圆厂扩产直接带动半导体设备需求。设备销售额和半导体资本支出强相关，每一轮下游晶圆厂扩产都会拉动设备销售额增长，2021年，全球半导体设备销售额为1026亿美元，同比增长44%，增速创近十年新高。

本轮高景气行情主要由下游晶圆产线扩产拉动。2015年至今，半导体设备经历两次高景气行情，第一轮开始于2017年，主要受下游智能手机存储容量上升和矿机需求拉动，存储产线纷纷扩产；本轮开始于2020下半年，受到全球晶圆产能紧张影响，逻辑代工产线开始大幅扩产。我们选取AMAT/LAM/TEL/ASML四家设备龙头，统计其每季度应用于逻辑/存储产线的设备的销售额，可以看出，2016-2018年，存储设备贡献主要营收，总收入同比增速达30-50%；2020下半年至今，逻辑设备贡献主要营收，总收入同比增速达30-60%。

2022年下游晶圆厂持续扩产，晶圆厂也纷纷加大资本开支。SEMI预计2021年和2022年全球将共新建29条晶圆产线，其中19条于2021年新建，另外10条将于2022年启动建设。29座晶圆厂所需要半导体设备的金额预计将达到1400亿美元，其中包括15座晶圆代工厂和4座存储厂，总计新形成260万片的等效8寸年产能。从下游晶圆厂情况来看，TSMC将2022年资本支出提升至400-440亿美元，同比至少提升30%+，SMIC也将2022年资本支出从2021年的45亿美元提升至50亿美元，华虹表示，无锡产线产能将从21年底的6.5万片/月提升至22年底的9.45万片/月，二期产线也正在规划。

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2、制程进步与存储层数增多，薄膜沉积设备市场呈稳步增长态势

逻辑产线制程进步带来制造工艺与薄膜层数增多。制程越先进体现在随着工艺能力的提高，可以加工出更小尺度的器件，在相同面积的芯片上可以集成更多的器件，一方面带来工序步骤增多，90nm CMOS工艺需要40步薄膜沉积工序，而在3nm FinFET工艺产线上，薄膜沉积工序增长至100步；另一方面薄膜厚度也随之减小，在同样空间内能够沉积的薄膜层数也相应增多。以TSMC为例，90nm需要7层金属层，28nm需要10层金属层，在5nm节点，金属层数提高到14层。

同样逻辑产能下，制程每进步一代，薄膜沉积设备需求量大约翻倍。2016年中芯国际（天津）公布T2/T3产线扩产计划，其中T2/T3产线计划分别新增0.18um的 9万片/月的8寸产能和90nm 的1万片/月的12寸产能。经测算，T2产线每1万片/月8寸产能分别需要9.9台CVD和4.8台PVD，T3产线每1万片/月12寸产能分别需要42台CVD和24台PVD（折合1万片/月8寸产能分别需要18.6台CVD和10.6台PVD）。因此，如果同样按照等效8寸产能计算，制程从180nm进步到90nm，薄膜沉积设备需求量大约翻倍。

3D NAND三维结构多层化趋势带来刻蚀和薄膜工艺步骤的增加。传统2D NAND是平面结构，对2D维度的尺寸微缩要求较高，最重要的技术是光刻，光刻技术用越来越短的波长分辨越来越细的线长，而由于芯片叠层不多，掩膜较薄，同时深宽比较低，刻蚀和薄膜沉积技术不是制约尺寸微缩的主要壁垒；但以每年byte的增长速度来看，3D NAND发展速度快于传统CMOS的摩尔定律，在20nm节点之后，传统2D NAND因受到邻近浮栅-浮栅的耦合电容干扰而达到微缩的极限，继续缩小2D尺寸在技术和成本上都面临较大挑战，因此NAND结构从2D切换为3D。在3D NAND中，刻蚀和薄膜沉积技术是制约良率的主要因素，由于底部ON-Stack不断堆叠形成高深宽比，面临的第一个挑战是刻蚀，需要保证刻蚀出极深的孔洞，使离子和活性化合物到达底部，还要保证洞方向垂直；第二个挑战是薄膜沉积，氧化硅/氮化硅等沉积会产生很大的应力，导致晶片弯曲，沉积过程要保证光刻不受应力影响，另外，在接触孔W的沉积中，要保证将电阻、应力、杂质浓度做到最小。

根据AMAT测算，2D NAND变为3D NAND过程中，薄膜沉积市场空间显著增加，主要增量来自PECVD/ALD的工序步骤增多，每10万片/月的32层产能对应增加2.3亿美元市场，每10万片/月的 64层产能对应增加3.1亿美元市场；根据TEL测算，2D NAND资本开支有18%用于薄膜沉积，而在3D NAND中这一比例增加到26%。

3、器件结构改变/薄膜材料迭代带来新工艺需求，ALD为薄膜沉积市场贡献新增量

在先进制程节点下，原来用于成熟制程的溅射PVD/PECVD等工艺无法满足相关需求，因此引入ALD工艺作为原有工艺的补充。随着制程越来越先进，ALD工艺的应用也越来越广泛，为薄膜沉积市场带来新增量，根据Acumen research and condulting预测，2026年全球ALD设备市场规模将达约32亿美元。但由于ALD的沉积速率较慢，综合考虑速率、性能等指标，ALD仍无法替代传统LPCVD/PECVD方法。

1）栅极相关工艺从多晶硅栅向HKMG（High-K-Metal-Gate）转变：即用高介电常数材料替代SiO2作为栅氧化层，使用金属替代多晶硅作为栅极，绝大多数高k介质依赖ALD工艺。在45nm以上节点，使用多晶硅作为栅极，SiO2、SiON作为栅氧化层，随着晶体管尺寸减小，为了保证栅控能力，需要维持足够的栅电容，因此要求栅氧化层厚度不断减薄。在45/65nm以下节点，栅氧化层物理厚度减薄到1.5nm以下，器件漏电流大幅增加，这时需要引入相对介电常数（相对介电常数Relative Dielectric Constant，在半导体中用k表示，反应材料的贮电能力）远大于SiO2（k≈3.9）的高k栅介质材料作为栅氧化层，例如HfO2（k为24~40），可以保证在等效栅氧厚度（EOT）持续缩小的同时，使栅介质的物理厚度增大，抑制漏电流；然后用TaN、TiN、TiAl、W等金属及合金取代多晶硅栅，降低电阻率，克服多晶硅栅的耗尽效应（半导体附近的电荷被耗尽，多晶硅变为绝缘体）。

例如，英特尔在90nm节点的栅氧化层采用1.2nm的SiO2，而在32nm技术节点，引入HfO2并用ALD工艺沉积，3nm的HfO2层等效栅氧化层厚度为0.8nm，即3nm的HfO2和0.8nm SiO2的对于栅电容的贡献、调节阈值电压的效果相同，而实际物理厚度的增加大大减弱了量子隧穿效应的影响。

栅极是逻辑芯片中最重要的工艺，45nm以上多用PECVD等制备栅氧化层，而由于ALD拥有更精确的膜厚控制、均匀性和致密性等特点，45nm以下制程的栅极氧化层和金属栅极多由ALD制备。

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2）在高深宽比的存储电容和电极材料中使用ALD才能实现对沟槽的良好填充。随着制程进步，存储中电容等器件结构深宽比成指数级增长。在3D NAND中，64层3D NAND已经实现量产，128层3D NAND各厂商陆续推出，增加集成度的方法主要是增加堆叠的层数，使得一些器件结构的深宽比增加至40:1甚至80:1；在DRAM中，由于DRAM制程微缩带来电容器尺寸减小，因此需要将电容器拉长来增加电容表面积，提高DRAM容纳电子的能力。此时，高k电容材料和电容电极的沉积只有具备优异填隙性和共形性的ALD技术才能满足；另外，以铁电存储器（FeRAM）为例，其由电容和场效应晶体管组成，电容为在两个电极板中间沉淀的一层晶态的铁电晶体薄膜，对于薄膜厚度、质量要求非常高，用ALD工艺可以满足要求，进而满足一些新兴存储器的高写入速度和更长的读写寿命。

3）在金属互连阻挡层中，ALD技术能够沉积更薄的阻挡层。金属互连阻挡层是后段工艺中附着在金属薄膜和介质层之间的一层薄膜，传统的阻挡层是用Ta/TaN/TaSiN等薄膜，在更先进制程中使用ADC I（掺氮SiC）、ADC II（掺氧SiC）等阻挡杂质扩散能力更强的薄膜，一般使用PVD、PECVD等制备，但随着元件集成度提高，架构尺寸微缩，深宽比逐渐增加，ALD技术能够沉积尽可能薄的阻挡层，并且和介质层粘附性更好，可以给铜沉积留出更大的空间。

4）28nm以下节点的FinFET及GAA栅极结构需要全方位ALD工艺。功率MOSFET由三个电极：G栅极、D漏极和S源极组成，传统平面型栅极结构在尺寸不断微缩时，源极、漏极的间距不断减小，G栅极下面的接触面积也越来越小，因此G栅极的控制能力不断减弱，带来的问题是漏电流增加，导致器件性能恶化；在16/14nm及以下节点，平面型结构逐渐被FinFET结构替代，FinFET又称为鳍型结构，最大的优点是Gate三面环绕D、S两极的沟道，实际的沟道宽度急剧变宽，沟道的导通电阻急剧降低，流过电流的能力大大增强，因此可以继续进一步减小Gate的宽度；在鳍片宽度达到5nm时，FinFET接近物理极限，三星、台积电等计划转为栅极环绕（GAA）结构，相较FinFET具备更好的性能、更低的功耗和更低的漏电流。

在FinFET和GAA结构中，由于器件结构更加复杂，必须对栅极周围无空隙填充薄膜，另外新型结构要求金属栅极的电阻率更低、栅氧化层的厚度更薄，例如FinFET结构的HfO2栅氧化层的厚度微缩至10-15埃 （埃即A，为长度单位，1A=0.1nm），均只能通过ALD工艺实现。

5）在图形转移中采用双重图形化技术实现先进光刻机作用，ALD方法配合光刻技术能显著降低成本。双重图形化又称两次曝光，思路是将同一图形层的数据分为两次或者两张掩膜版分别成像。为了保证光刻中图形转移的质量，设计规则倾向于将同一层图形的线条按一个方向排列，但是当排列的线条间距（节距）接近80nm时，便已经达到193nm浸没式光刻机单次曝光的极限；如果节距小于80nm，在更先进的光刻机被用于量产之前，必须采用双重或多重图形化技术。采用ALD技术辅助光刻，成本比使用纯光刻技术成本低很多。

常见的双重曝光技术包括自对准和光刻-刻蚀-光刻-刻蚀两种。a.自对准双重图形化（Self-aligned Double Patterning，SADP）技术：利用先进浸没式光刻机形成节距较大的线条，再利用侧墙图形转移的方式形成1/2节距的线条，这种方法大大降低对光刻机的要求，但一般比较适合线条排列规则的图形层；b.光刻-刻蚀-光刻-刻蚀（Litho-etch-litho-etch，LELE）双重图形化技术：将图形按一定算法拆分成两层并分别制作掩膜版，首先将第一张掩膜版曝光并刻蚀，将图案转移到硬掩膜上，然后进行第二张掩膜版曝光，利用第2次曝光形成的光刻胶和第1次刻蚀形成的硬掩膜作为阻挡进行第二次刻蚀，同时将两层掩膜版的图形转移到目标晶圆上。

多重曝光工艺是ALD在国内应用的最大市场。由于全球EUV光刻机只有ASML生产，并且主要销往TSMC等客户，国内中芯南方、华力微等产线使用DUV光刻机，但采用多重曝光方法作为向EUV光刻技术的过渡，实现28nm以下制程节点的光刻。在多重曝光中，可以使用ALD技术，使用20nm的光刻技术也能沉积出10nm甚至以下制程的侧墙等薄膜。

ALD采用脉冲方式，不连续沉积薄膜，沉积速率较慢等因素制约大规模应用。ALD方法首先脉冲第一种前驱体暴露于基片表面，同时在基片表面对第一种前驱体进行化学吸附→惰性气体吹走剩余的没有反应的前驱体→脉冲第二种前驱体在表面进行化学反应，得到需要的薄膜材料→惰性载气吹走剩余的前驱体与反应副产物。ALD是一层一层沉积薄膜，从沉积速率和成本上来说，不如LPCVD和PECVD方法，因此不适合大面积工艺生产，另外相较PECVD，ALD工艺适用的前驱体种类也相对较小。目前ALD主要用于PECVD无法满足的工艺/薄膜沉积，但无法替代PECVD。

四、全球薄膜沉积设备市场由海外厂商主导，份额较为集中

全球薄膜沉积设备市场集中度较高，欧美和日本厂商凭借多年经验垄断市场。由于薄膜沉积设备行业壁垒高，海外厂商成立较早，在覆盖的薄膜和工艺方面不断突破，因此行业集中度较高。目前全球薄膜沉积设备市场基本上由AMAT、LAM、TEL等垄断，其中在PVD设备领域，AMAT为绝对龙头，份额85%左右；在CVD领域，AMAT、LAM、TEL CR3占比合计超80%；在ALD设备领域，由于ALD是先进制程所用的新兴工艺，因此玩家较多，TEL和ASM分别在DRAM电容和HKMG工艺率先实现产业化应用，2020年TEL和ASM两家合计占比约60%。

国内薄膜沉积设备市场超45亿美金，国内设备厂商差异化布局。根据Gartner数据，中国薄膜沉积设备市场占全球比例大约25%，2020年市场空间大约45亿美金，其中PECVD和ALD设备市场规模分别为15亿美元和5亿美元。国内设备厂商进行差异化布局，在PVD领域，北方华创是国内第一大龙头；在PECVD和SACVD领域，拓荆率先实现产业化应用；在ALD领域，由于ALD设备制程和工艺进步带来的新兴市场增量，布局玩家较多，包括拓荆科技、北方华创、微导纳米等；在电镀领域，盛美设备实现量产，同时LPCVD设备稳定量产，也在布局其他CVD设备的研发；在MOCVD领域，中微公司10年前便开始布局，在2018下半年，便实现在全球GaN基LED用MOCVD设备市场中占据60%以上的份额。